핵심 메시지 :

TSMC는 기존 CoWoS(Co-­Chip-on-Wafer-on-Substrate) 고급 패키징 플랫폼에 더해, 새로운 통합형 패키징 기술인 CoPoS(Chip-on-Panel‑on‑Substrate)를 개발 중이다. CoPoS는 2026년 도입 예정인 InFO‑PoP 기반 wafer-level multi-chip 모듈(통합형)을 뛰어넘는 차세대 기술로, 칩과 패널 및 기판이 하나로 결합된 구조다.

TSMC는 기술을 내재화하기 위해 2028년에 대비해 Chiayi 지역 및 미국 파운드리(제조 시설) 중심의 공급망을 준비하고 있다. SoIC·CoPoS 설비가 북미에 증설되면 미·대만 이원화로 지정학 리스크를 희석. 북미 OSAT·기판·케미컬 밸류체인 구축에 이점을 가져갈 수 있다. 단, 전략의 성공 여부는 대면적 RDL 정밀도와 워페이지 억제 같은 제조 수율의 빠른 수렴, 그리고 미국 내 패키징 현지화 실행력에 달려 있다.

본지는 TSMC의 변화를 전체 시장 관점에서 진단. 다음과 같이 공개한다.

[특집] TSMC, CoPoS 패키징 전략 긴급진단

세계 최대 파운드리 기업 TSMC가 고대역폭 메모리(HBM)와 대규모 칩렛을 결합한 첨단 패키징 수요 급증에 대응하기 위해 새로운 패널 레벨 패키징 기술 CoPoS(Chip-on-Panel-on-Substrate) 도입에 나선다. 기존 CoWoS(Co-­WoS) 생산 능력 한계를 보완하고, AI·HPC 반도체 공급망의 핵심 병목을 풀기 위한 중장기 전략의 일환이다.

1. AI·HPC 수요 폭증과 CoWoS 병목

지난 3~4년간 AI 트레이닝 및 추론용 GPU, 고대역폭 메모리(HBM)를 통합한 HPC 프로세서 수요는 기하급수적으로 증가했다. NVIDIA, AMD, Broadcom과 같은 주요 팹리스 고객사가 HBM 통합 패키징을 요구하면서 TSMC CoWoS는 세계 시장 점유율 약 70%로 독점적 지위를 확보했지만, 대형 인터포저와 고대역폭 메모리(HBM)를 결합하는 공정 특성상 생산 비용과 리드타임이 길다.

일부 고객은 패키징 리드타임이 6개월 이상 지연되고, 공급량 부족으로 차세대 칩 출시 일정이 밀리는 사태가 벌어졌다. 특히 CoWoS는 웨이퍼 단위에서만 동작하는 구조적 한계가 있어 패키징 면적 확장과 생산량 증대에 한계가 있다. AI와 HPC 시장이 단일 대역 제품이 아니라 다양한 I/O 구성과 다중 칩렛 구조로 진화하는 상황에서, 기존 CoWoS만으로는 시장 수요를 감당하기 어렵다는 진단이 TSMC 내부에서 내려졌다. 

이에 따라 저원가·대량생산형 패키징 솔루션의 필요성이 커졌고, TSMC가 CoPoS를 차기 카드로 꺼낸 것이다.

2. CoPoS의 기술적 특징과 구현 요건

CoPoS(Chip-on-Panel-on-Substrate)는 대면적 패널(약 310mm x 310mm) 위에서 팬아웃 재배선RDL(Redistribution Layer)과 칩 집적을 수행한 뒤, 기판(Substrate)에 실장하는 패널 레벨 패키징 방식이다. CoWoS의 실리콘 인터포저 웨이퍼 직경 제약(300mm)을 폴리머 기반 패널 면적으로 전환해 면적 효율과 랏당 출력량을 키우는 접근 방식이 특징이다.

대형 칩렛과 HBM 스택을 하나의 패키지에 실장하면서도, 제조 공정 단가를 크게 낮출 수 있다. 실리콘 인터포저보다 전기적 특성에서 불리할 수 있지만, AI/HPC 워크로드에 최적화된 신호·전력 무결성 설계와 고밀도 RDL(Redistribution Layer) 기술을 적용해 보완하면 된다.

작업은 패널 성형(몰딩) → 다이 배치 → RDL 형성(저 L/S) → 열·기계 안정화(워페이지 제어) → 언더필/실장 → 기판 접합. 순으로 이 이뤄진다.

단, 기술을 안정적으로 구현하기 위해서는 다음 핵심을 갖춰야 한다.

① 패널 워페이지 제어: 대형 기판에서 발생하는 미세 뒤틀림을 제어하는 정밀 열·기계 처리
② 다이 시프트 보정: 패널 상의 칩 위치 오차를 나노미터 수준에서 교정
③ 고정밀 RDL 제작: 초미세 배선 패턴을 균일하게 인쇄하는 광학·포토 공정 기술
④ 열·전기 신뢰성 확보: HBM 결합 제품과 비교해도 장기 신뢰성을 유지하는 열관리 설계

패널 크기 확대로 인한 워페이지(뒤틀림) 제어, 다이 시프트 보정, 나노 단위의 RDL 제작 정밀도, 장기 열·전기 신뢰성 확보가 관건이다. 특히 HBM을 포함한 고대역폭 설계의 경우 패널 공정에서 균일성을 유지하는 것이 어려워, CoWoS와 CoPoS의 제품 포트폴리오 분리가 불가피하다.

3. 전략 전환의 배경과 필요성

TSMC가 CoPoS로 눈을 돌린 핵심 이유는 생산 확장성과 비용 경쟁력이다.

재차 강조하지만 CoPoS는 대형 리소그래피 장비 대신 패널레벨 공정과 결합할 수 있어 생산 효율성이 높다. 이는 기존 CoWoS 대비 생산 면적당 처리량을 높이고, 대량 생산 시 가격 경쟁력을 확보할 수 있는 핵심 요소다. 기술적으로는 패널 워페이지(뒤틀림) 제어, 다이 시프트 오차 보정, 고정밀 RDL 제작 등 난제가 남아 있지만, CoWoS 대비 최대 15~30%의 원가 절감이 가능하다는 평가가 있다.

또한 HBM을 다층 적층하는 고사양 GPU 패키징은 CoWoS에 남기고, HBM 의존도가 낮은 DPU·네트워크 칩·엣지 AI 프로세서는 CoPoS로 이관하는 이원화 전략을 취함으로써, 공정 병목을 해소하고 고객 맞춤형 공급 체계를 구축할 수 있다.

시장 측면에서 NVIDIA, AMD, 브로드컴 등 주요 HPC·네트워킹 고객은 HBM이 필수적인 제품은 CoWoS를, 그렇지 않은 제품은 CoPoS로 이원화해 공급 안정성을 확보할 가능성이 크다. 애플과 같은 모바일·엣지 고객 역시 AR/VR, 엣지 AI 칩 등에 패널 레벨 패키징을 적용할 수 있다.

4. 업계의 시각과 브랜드별 전략

CoWoS는 최고 성능 구현에 유리하지만, 공급량이 제한적이고 가격이 높다. 반면 CoPoS는 약간의 성능 절충을 감수하더라도 더 많은 제품을 빠른 시간에 공급할 수 있다. TSMC는 CoWoS를 프리미엄 제품군에 집중하고, CoPoS를 중·고급형 AI/HPC 시장에 투입해 포트폴리오를 양분하는 전략을 구사할 것으로 보인다.

동종 업계는 TSMC의 CoPoS 전환을 패키징 산업의 대세 전환 신호로 분석했다.

• NVIDIA: 초고대역 HBM 인터포저 필요 SKU는 CoWoS 유지. 일부 HBM 가볍거나 I/O 중심의 가속기·DPU·NIC를 CoPoS로 분리 가능. 캘린더 베이스로 출하 분산과 BOM 최적화를 노릴 만함.

• AMD/브로드컴/마벨: 네트워킹 스위치·DPU·스토리지 컨트롤러 등 HBM 비의존형 고대역 칩렛은 CoPoS 후보. Zen/MI 계열 일부 SKU도 원가 포지셔닝 따라 분화 가능.

• 애플·모바일/엣지 고객: InFO·SoIC 라인과 역할 분담. 엣지 AI·AR/VR·베이스밴드의 패키지 대면적화 수요에 패널 레벨이 맞물릴 여지.

경쟁사 대응도 빨라지고 있다.

삼성전자는 이미 PLP(Panel Level Packaging) 경험과 HBM 수직 통합 능력을 갖추고 있어 CoPoS 대응 전략에서 유리한 고지를 점할 수 있다. 인텔은 EMIB와 Foveros Direct를 결합한 하이브리드 패키징을 고도화하며 차별화를 꾀하고 있다. OSAT 업계(ASE, Amkor 등)는 TSMC·삼성과 협력 또는 틈새형 CoPoS 공정 개발을 통해 새로운 수요를 흡수하려 한다.

5. 시장 전망 및 로드맵

TSMC는 2026년 대만 Chiayi AP7에서 CoPoS 파일럿 라인을 가동하고, 2028년에는 미국 현지에서 SoIC·CoPoS 첨단 패키징 시설을 착공할 계획이다. 오는 2029년까지는 대량 양산 체제를 구축해 CoWoS와 병행 생산이 논의되고 있다.

따라서 CoPoS가 성공적으로 안착하면, 패키징은 더 이상 공급 병목이 아닌 제품 다변화와 시장 확대의 촉매제가 될 수 있다. 그러나 초기 수율 안정화, 고객사 설계 전환 속도, 경쟁사의 PLP 가격 공세, 미국·대만 양산 거점 구축 속도 등이 결정적인 변수다.

TSMC는 CoPoS를 통해 패키징 패러다임 전환을 예고하지만, 성공 여부는 기술과 공급망, 시장 전략을 얼마나 정밀하게 조율하느냐에 달려 있다. 업계는 2026년 파일럿 라인 가동 이후 2028~2029년 대규모 양산 전환 시점을 예의주시하고 있다.

◆ 연도별  시나리오

TSMC가 추진 중인 CoPoS는 2026년 전후로 시범 생산에서 대규모 양산으로 전환할 가능성이 높다. 이는 단순한 신규 패키징 옵션을 넘어, AI·HPC·네트워크 칩 시장 전반에 구조적 변화를 가져올 수 있는 전환점이 될 것으로 전망된다.

① 2026년 = 양산 초기, 고객사 파일럿 프로젝트

2026년 상반기에는 CoPoS가 NVIDIA, AMD, Broadcom 등 일부 주요 고객사의 중간급 AI 가속기와 네트워크 스위치 칩에 시범 적용될 가능성이 크다. CoWoS 대비 15~25% 낮은 원가 구조를 기반으로, 대규모 클라우드 데이터센터 프로젝트에 빠르게 채택될 수 있다. 그러나 초기 수율과 신뢰성 확보가 관건이며, 업계는 TSMC의 패널 레벨 생산라인 안정화 여부를 면밀히 관찰할 것으로 예상된다.

② 2027년 = 대량 공급과 세그먼트 세분화

2027년에는 CoPoS의 양산 라인이 안정화되면서 성능 대비 가격 비율(P/P)이 명확해질 전망이다. CoWoS는 여전히 플래그십 AI 칩과 HBM4 이상 제품에 집중되지만, CoPoS는 HBM3E·HBM4 초기 제품과 결합해 중고급형 시장을 장악할 가능성이 높다. TSMC는 패키징 포트폴리오 2중화 전략을 본격 가동하며, 고객사별 맞춤형 패키징 옵션을 제공할 수 있다. 이는 공급망 유연성을 높이고, AI 반도체 가격 안정화에 기여할 것으로 보인다.

③ 2028년 = 경쟁구도 본격화

2028년이 되면 삼성전자, 인텔, ASE 등 주요 경쟁사도 CoPoS 유사 기술을 상용화하며 시장 점유율 경쟁이 치열해질 전망이다. 삼성전자는 PLP 기반 CoPoS형 패키징을 HBM 생산과 결합해 단가를 추가로 절감하고, 인텔은 EMIB·Foveros와 결합한 하이브리드 CoPoS로 차별화를 시도할 수 있다. 

하지만 TSMC는 동 시기에 CoPoS의 제2세대 버전을 발표해 폴리머 기판의 전기적 성능 개선과 더 미세한 피치 범프 실장 기술을 적용할 가능성이 높다. 이는 HPC뿐 아니라 AI PC, 자율주행 SoC 등 새로운 응용 시장으로 확장을 알리는 분수령이 될 전망이다.

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